修复描述错误

chapters/04-04-acq-matched-filter.md

@@ -76,7 +76,7 @@ ASIC 平台下，匹配滤波器系数由 DDS 载波与权重参数实时计算
 
 $$\text{FilterCoeff}[n] = \text{Weight}[n] \times e^{j(2\pi f_{IF} \cdot n / F_s + \phi)}$$
 
-其中 $f_{IF}$ 为中频频率（由 `dds_fpw.fcw` 决定），$F_s$ 为采样率。
+其中 $Weight[n]$ 为下载数据经`STEP_CTRL`控制临近插值后权重，$f_{IF}$ 为中频频率（由 `dds_fpw.fcw` 决定），$F_s$ 为采样率。
 
 **权重设计要点**：
 
@@ -99,7 +99,7 @@ FPGA 平台下，匹配滤波器系数需预计算并直接存入 DAQ_FLT（`0x0
 $$\text{I\_Coeff}[n] = \text{Weight}[n] \times \cos(2\pi f_{IF} \cdot n / F_s + \phi)$$
 $$\text{Q\_Coeff}[n] = \text{Weight}[n] \times \sin(2\pi f_{IF} \cdot n / F_s + \phi)$$
 
-其中每个采样点 n 对应一个时钟周期（FPGA: 16 ADC samples/cycle）。
+由于FPGA每个时钟周期对应16个采样点，解模系数`I_Coeff[n]`和`Q_Coeff[n]`长度需要为16的整数倍。
 
 **存储布局注意**：每个时钟周期的 128 位数据（16 samples × 8 bit）需按大端字节序排列，I/Q 分开存储且地址偏移为 16 KB（见 [§4.4.2](#442-匹配滤波器系数) 存储结构图）。