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4.4. 匹配滤波器

匹配滤波器在FPGA/ASIC两种平台下由于资源不同实现的形式也不同，区别如下：

• 由于ASIC多计算少存储，因而ASIC平台使用系数计算模式以节省存储资源。
• 由于FPGA 多存储少计算，因此FPGA平台使用系数直读模式以节省DSP资源。

4.4.1. 读出参数存储

系数计算模式下，匹配滤波器的系数由DDS生成的载波乘以权重参数得到。

• 载波的频率和相位由dds_pfd控制，其高20为作为频率控制字，低12位作为相位控制字。
• 权重参数的选择由mtf_idx控制，其高16位作为地址，低16位作为长度。
• mtf_idx索引得到的权重数据颗粒度是权重数据点，一个数据点可对应多个周期采样点；
• 寄存器dds_pfw_q 和mtf_idx_q 的详细定义与查找表中定义保持相同。

读出系统的的读出参数存储格式如下图所示。 FPGA平台下的系数直读模式只使用Ctrl部分中的数据，并忽略dds_pfw控制字.

4.4.2. 匹配滤波器系数

ez-Q 2.5 FPGA平台使用系数直读模式，其需要额外的存储空间来配置匹配滤波器系数。

• 其中mtf_idx的含义从索引权重数据变为索引匹配滤波器系数。
• 匹配滤波器系数索引的粒度是时钟周期，
  • 在FPGA平台下每个时钟周期对应16个采样点数据。
• 匹配滤波器系数采样点采用8比特数据位宽，因此1个周期数据位宽为128 bit，

匹配滤波器系数存储结构如下图所示。

• 匹配滤波器的I和Q数据分开存储，每个比特的I、Q数据容量分别为16 KB。
• I路数据偏移地址为x32KB，Q路数据偏移地址为x32KB+16 KB，其中x为Qubit序号，范围为0~15。